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MPC8349E-mITXE Board
Table 21. Reset Configuration Word High (RCWH) Bit Descriptions (continued)
Bits
8
Name
SWEN
Meaning
Software watchdog 0: Default
enable
1
Detailed Description
Disabled
Enabled
9–11
ROMLOC
Boot ROM
interface location
000
001
DDR SDRAM
PCI1
010
011, 100
101
110: Default
111
PCI2
Reserved
Local bus GPCM, 8 bits
Local bus GPCM, 16 bits
Local bus GPCM, 32 bits
12–15
Reserved
—
Must be cleared
16–17
TSEC1M
TSEC1 Mode
00
RGMII
01
10: Default
10
RTBI
GMII
TBI
18–19
TSEC2M
TSEC2 Mode
00
RGMII
01
10: Default
10
RTBI
GMII
TBI
20–27
Reserved
—
Must be cleared
28
TLE
True little endian
0: Default
Big-endian mode
1
True little endian mode
29
30
LALE
LDP
Local Bus ALE
signal timing
LDP/CKSTP pin
0: Default
1
0: Default
Normal LALE timing
LALE is negated 1/2 lbiu_controller_clk earlier.
LDP[0] and
mux state after
reset
1
LDP[1] = local data parity.
LDP[0] = CKSTOP_OUT and LDP[1] =
CKSTOP_IN.
31
Reserved
—
Must be cleared
1.6.4.1
Reset Configuration Word SPMF[0–3] and COREPLL[0–6]
CLKIN is the input to the CCB PLL to generate the CCB clock, which provides the platform logic.
Table 22 shows the common combinations of CLKIN, CCB, and the core frequency and their respective
ratios.
MPC8349E-mITXE Reference Design Platform User’s Guide, Rev. 2
Freescale Semiconductor
Preliminary—Subject to Change Without Notice
35
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